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SV51008
2014.01.10
DLL Reference Clock Input for Stratix V Devices
7-13
The reference clock for each DLL may come from the PLL output clocks or clock input pins.
Note: If you have a dedicated PLL that only generates the DLL input reference clock, set the PLL mode to
No Compensation to achieve better performance (or the Quartus II software automatically changes
it). Because the PLL does not use any other outputs, it does not have to compensate for any clock
paths.
DLL Reference Clock Input for Stratix V Devices
Table 7-8: DLL Reference Clock Input for Stratix V E E9 and EB, and Stratix V GX A9, AB, B9, and BB Devices
DLL
Center
PLL
Corner
Left
CLKIN
Center
Right
DLL_TL
CEN_X104_
Y166
COR_X0_Y170
COR_X0_Y161
CLK20P
CLK21P
CLK16P
CLK17P
—
CEN_X104_
Y157
CLK22P
CLK23P
CLK18P
CLK19P
DLL_TR
CEN_X104_
Y166
CEN_X104_
Y157
COR_X225_
Y170
COR_X225_
Y161
—
CLK16P
CLK17P
CLK18P
CLK12P
CLK13P
CLK14P
CLK19P
CLK15P
DLL_BR
CEN_X104_Y11 COR_X225_Y10
CEN_X104_Y2
COR_X225_Y1
—
CLK4P
CLK5P
CLK8P
CLK9P
CLK6P
CLK7P
CLK10P
CLK11P
DLL_BL
CEN_X104_Y11
CEN_X104_Y2
COR_X0_Y10
COR_X0_Y1
CLK0P
CLK1P
CLK4P
CLK5P
—
External Memory Interfaces in Stratix V Devices
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CLK6P
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